Minulla on kysymys, joka liittyy jatkuvaan keskimääritykseen ADCs arvo Käytetty lähestymistapa on jatkuva keskimäärin esimerkki 256 näytettä Alla olevassa koodissa näkyvä advaout arvo, joka saan GUI: sani kasvaa hitaasti Esimerkiksi, jos odotan arvoa 100mA, Oma GUI näyttää 4mA, 8mA, 15mA ja sitten lopulta 2 minuutin jälkeen saan vakaa 100mA arvo Haluan nähdä 100mA suoraan minun GUI alkaen adcaout sijaan lisäys arvoja ja vakauttaminen jälkeen joskus Toinen kysymys on se, voinko jotenkin tehdä tämän prosessin nopea niin, että en tarvitse odottaa 3 minuuttia vakaiden 100 mA: n saamiseksi adcaoutista. Kellokello on digitaalisessa kuvassa alla 20 MHz. Kello vastaanottaa ADC-arvot FPGA-levylle on 15 KHz .-- tiedosto on alla. Koodisi on muutettu seuraamalla. Lopullinen tuotos, jota katson minun GUI: llä on slvvalue1 ja slvvalue2. Miten tämä palautetaan tai milloin tahansa jos haluat, anna datain-arvon kaikkiin elementteihin sinä vaiheessa. heti asetettu keskimääräinen arvo nykyiseen arvoon. Alla oleva esimerkki näyttää liikkuvan keskiarvon laskimen täydellisen koodin. Minun ehdotukseni on, että opiskelet sitä, kunnes ymmärrät sen. Sitten yritä käyttää sitä suunnittelussa. Lopuksi ja vasta sen jälkeen kun peruspiiri toimii , voit muuttaa sen tyydyttämään suunnittelurajoituksesi datan leveyden, näytteiden lukumäärän, kokonaislukujen lukumäärän, allekirjoitetun kokonaissumman käytön jne. Lopuksi, jos haluat käyttää yllä mainittua koodia kahden erillisen keskiarvon säilyttämiseksi kahdelle erilliselle signaalille, kirjoita instantiate keskiarvoyksikkö kahdesti. Muokkaa Koska ymmärrän kommenttisi, saatat tarvita ylimääräistä tuloa, jos haluat asettaa keskimääräisen hetkellisen hetkelliseen syöttöarvoon. Tässä tapauksessa voit käyttää kuormitusta alla olevan kuvan mukaisesti. vastattu 26.11. klo 15 45.Fast Arithmetic on FPGA käyttämällä redundantti binääri Apparatus. The redundantti binääri edustus RBR on monia etuja verrattuna perinteiseen binäärinen esitys Tässä artikkelissa pyritään osoittamaan hyödyllisyys RBR on FPGA suorituskykyä ja ominaisuus aritmeettisten operaatioiden laitteiden, vähennyslaskua ja kertolaskuja sekä tulosten muuntamista kahden s komplementin ja RBR: n välillä arvioidaan. RBR: n nopeampi muuntamissuunnitelma kahteen s komplementtiin ja liikkuvan keskiarvon FIR-suodatin on myös osoitettu. Redundantti binäärinen esitys RBR on numeerinen järjestelmä, käyttää enemmän bittejä kuin tarvitaan yhden binaariluvun esittämiseen niin, että useimmilla numeroilla on useita esityksiä RBR on toisin kuin tavalliset binaariset numerojärjestelmät, mukaan lukien kaksi s komplementtia, jotka käyttävät yksittäistä bittiä kuhunkin numeroon Monet RBR: n ominaisuuksista poikkeavat tavallisista binaarisista edustusjärjestelmät Tärkeintä on, että RBR sallii lisäyksen ilman tyypillistä kantaa, mutta tekee bittisen loogisen toiminnan hitaammin Yleensä jokaisella bitillä on merkki, joka ei välttämättä ole sama kuin numeron merkki. Kun numeroilla on merkkejä, RBR on myös allekirjoitettu - nopea esitys 1.RBR on paikkamerkintäjärjestelmä 2 RBR: ssä numerot ovat paria bittejä eli evä ry paikka RBR käyttää bittiparia RBR-numeron edustamia arvoja löytyy käyttäen käännöstaulukkoa Tämä taulukko ilmaisee kunkin mahdollisen bittiparin matemaattisen arvon. Koska tavanomaisessa binaarisessa esityksessä annetun esityksen kokonaislukuarvo on numeroiden arvojen painotettu summa Paino alkaa 1: stä oikealle sijainnille ja nousee kertoimella 2 kullekin seuraavalle sijainnille Yleensä RBR sallii negatiiviset arvot Ei ole yksittäistä merkkiä bittiä, joka kertoo, onko RBR: tai negatiivinen Useimmilla kokonaisluvuilla on useita mahdollisia esityksiä RBR. n kokonaislukuarvo voidaan muuntaa takaisin RBR: stä käyttäen seuraavaa kaavaa, jossa n on numero ja dk on k: nnen lukeman tulkittu arvo, jossa k alkaa 0 oikealla olevasta sijainnista. Käytettävissä oleva maininta. Tässä artikkelissa käytetään seuraavaa redundanttia binäärikuvausta. Taulukko 1 Esimerkki redundantista binääritulkataulukosta. Tämä merkintä on etuja, joita ei ole muissa re dundantti binäärikuvaus On mahdollista helposti löytää additiivi käänteinen arvo kääntämällä kaikki bittiset edustetun arvon NO-portilla Tämä mahdollistaa rakennus summain vähennysyksikön helpommin 8.Addition yksikkö. Lisäys redundantissa binaarisessa esityksessä voidaan tehdä vakio aika verrattuna lisäykseen kahdessa komplementti-merkinnässä Tämä voidaan selittää sillä, että kannan on etenevä koko lisäyksikön leveyden kautta. Tämä ei tarkoita sitä, että lisäys on aina nopeampi RBR: ssä kuin kaksi s: n täydennysosaa, mutta että lisäys lopulta nopeutuu RBR: ssä kasvavan bittileveyden vuoksi, koska kahden komplementtiyksikön lisäysyksikön viivästys on verrannollinen log n: hen, jossa n on bittileveys. Xilinx. Onnossa mielessä on mielenkiintoista verrata suorituskykyä tyypillisen binäärisen summayksikön ja redundantin binäärisen summausyksikön niiden bittileveydestä Seuraavat tulokset on saatu käyttämällä Altera - ja Xilinx-alustaa. F igure 2 Yhdistelmäviive viivästetyn binaarisen summaimen osalta Xilinx Virtexille 5.Taulukko 2 Redundantti binäärinen additiivisviive Xilinx-alustalla. Nämä tulokset osoittavat, että redundanttinen binäärikuvaus nopeutuu kuin kaksi s: n komplementinäyttö Xilinx-alustalla, kun operandit tulevat suurempiksi kuin 32 bittiä. aritmeettisten operaatioiden kulmakivenä, voidaan olettaa, että samanlainen tulos saadaan muille aritmeettisille operaatioille. Se kuitenkin johtuu siitä, että käytetään noin kaksi kertaa enemmän LUT-resursseja. Tulokset Altera. Figure 3 Yhdistelmäviive viivästetyn binaarisen summaajan osalta Altera Stratix III. EP3SE80F1152C2 Kaksi s komplementtia. Taulukko 3 Yhdistelmäviive viivästetyn binäärisen summaimen osalta Altera Stratix III: lle. RBR-summausyksikön suorituskyky on paljon parempi Altera-alustalla. RBR-summaaja on aina nopeampi kuin tavallinen kahden komplementin lisäaine. Tämä voidaan selittää se, että Stratix III FPGA - arkkitehtuuri on paljon parempaa seitsemällä sisääntulolla yhteen lähtöyhteistyötoimintoon 4. Substraction Unit. The vähennyslasku on sama kuin lisäys, paitsi että yksi operandista käänteistä lisäainetta on etsittävä. Olennaisesti vähennys on yhden operandin lisäys toisen operandin lisäaineeseen invertoimalla. Käytetyn merkinnän käyttäminen tässä artikkelissa arvoa vastaava lisäaine löytyy helposti kääntämällä jokaisen operandin bittiä. Monistusyksikkö. Tässä arvioitu monistusyksikkö koostuu monista puun järjestämistä varten olevasta lisäyksiköstä. Monistusyksikköä ei ole pipetoidut, vaikka se voisi helposti olla Ensinnäkin partaalit lasketaan kertomalla operandin jokainen numero jokai - sen toisen operandin jokaisesta numerosta käyttäen tavanomaista aritmeettista 5. Taulukko 5 Yhdistelmäviive kertolaskuyksikössä Xilinx Virtexissä 5. Kuviossa 4 ja taulukossa 5 esitetyn kertojan yksikön viive on verrannollinen log n: hen, jossa n on operandien bittileveys Tämä on kertojan yksikön suunnittelussa käytetty lisäyspuun ominaispiirre. BR-kerroinyksikkö alkaa olla mielenkiintoinen, kun kertojan yksikön bittileveys on yli 32-bittinen. Kun näin on, kerroinviive muuttuu pienemmäksi kuin Xilinx-FPGA-erikoistuneiden kertojapiirin viive. Se kuitenkin tulee olemaan huomattava kustannus Esimerkiksi 64-bittinen RBR-kerroinyksikkö voidaan toteuttaa 6-vaiheisessa putkistossa lisäämällä D-kiikun jokaisen summauspuun jokaisen tason väliin. Näin ollen tämä malli voidaan helposti liittää yhteen, mikä johtaa huomattavaan viivästymiseen. hyödyntäen enemmän FPGA-resursseja Tämän vuoksi taajuuden odotetaan olevan kuusi kertaa suurempi Tämä malli olisi mielenkiintoinen prosessorille, joka käyttäisi vain redundanttia binääristä representaatiota. xc5vlx85-3ff676 LUT. xc4vlx80-12ff1148 Redundant Number of LUT. Taulukko 6 Resursseja, joita RBR-kerroinyksikkö käyttää Xilinx Virtex. Results Altera. Tämä kertolaskuyksikkö ei toimi hyvin verrattuna sisäänrakennettuun kertolaskuyksikköön Altera-alustalla Tämä oli odotettavissa, koska Stratix III FPGA: lla on kiintolevytetty kertolaskuyksikkö, jossa natiivituki on 36 bittiä. 6. Kuvio 5 Viivästys Alteran kertolaskuyksikössä. EP3SE80F1152C2 Kaksi s Complement. Table 7 Viivästys Alteran kertolaskuyksikössä. Redundant binääristä binaariin muunnin. Tässä esitetyn muunnin käyttää Xilinx - ja Altera-erikoistuneita kannanvälityspiirejä, jotka nopeuttavat redundanttista binääriä binäärimuunnokseen. Perusajatuksena on muuntaa redundanttinen binääriluku kahdeksi kahden komplementtinumeroksi, joka sitten voidaan lisätä millä tahansa kahdella s täydentävillä lisäyksillä 7 Tämä sallii FPGA-resurssien käytön tehokkaammin ja on suurimman osan ajasta nopeampaa kuin tavallinen redundantti binääri binääri-muuntimeen käyttäen peräkkäistä summainta. X on redundanttinen binääriluku, joten se voidaan muuntaa kahteen kaksi komplementtinumeroon. on lisättävä käyttämällä standardia kaksi s täydentää summaajaa. Yksittäinen summaaja on tarpeen, koska 1 voidaan lisätä siirtoon. Näin erikoistunut mainos der FPGA-piiriä voidaan käyttää muuttamaan RBR: stä binääriseen esitykseen. Kuva 6 Viivästys RBR: ssä kahteen s täydentävään konversioyksikköön Xilinx-alustalla. Tunnus 9: n resurssit, joita RBR käyttää binäärimuunnokseen Xilinx-alustalla. , jopa 128 bitin operaatiot, paras suorituskyky suhteessa nopeuteen ja resursseihin. FIR-suodatin Keskimääräinen siirto. FIR-suodattimia käytetään useissa tietoliikennesovelluksissa FIR-suodatin voidaan esittää aritmeettisen toiminnan sarjana Koska parempi aritmeettinen nopeus voi saavutetaan RBR: llä FPGA: lla, odotetaan FIR-suodattimen nopeuden kasvua FIR-suodatin on tässä yhteydessä liikkuva keskiarvo. Lähtö on n viimeisten tulojen summa toteutetaan pyöreänä puskurina. Jokaisen syklin aikana luetaan arvo ja uusi syöttöarvo kirjoitetaan pyöreän puskurin päähän. Liikkuvaa keskimääräistä suodatinta voidaan myös ilmaista rekursiivisesti seuraavalla tavalla. Viimeinen arvo tallennetaan rekisteriin niin, että b e lasketaan käyttäen yllä olevaa kaavaa seuraavan jakson aikana Jokaisen jakson aikana meidän on lisättävä ja vähennettävä lisäyksikköä ja vähennysyksikköä lasketaan seuraava arvo. Kuva 8 Maksimiviiveen liikkuvan keskimääräisen suodattimen Xilinx-alustalla. 11 Altera EP3SE80F1152C2: n liikkuvan keskimääräisen suodattimen maksimi viive. Redundantin binääriyksikön tulos on erinomainen Erityisesti Xilinx 5 - alusta toimii lähes jatkuvasti käyttämällä redundanttia binaaria. Edellä esitetty tulos osoittaa, että redundantti binäärinen esitys on hyödyllinen nopeuttamaan aritmeettinen toiminta jopa FPGA: n lisäyksellä, vähennyksellä ja kertolasku on osoittautunut nopeammaksi, kun sitä käytetään, mutta joskus vain bittileveydelle 64 bittiä ja sitä korkeampi. Tämä nopeus on kuitenkin kustannus, joka on usein hyväksyttävissä ottaen huomioon Digitaalisen suodattimen lisäksi on siedettävä RBR: n käyttöä vain suuren piirin osajoukossa, kun otetaan huomioon, että RBR: n kahteen s: n komplementtimuunnokseen on suhteellisen nopea en suoriutunut kunnolla Tarkastelemalla suurempaa piiriä RBR: n avulla olisi mielenkiintoinen RBR-laitteiden symmetrisen luonteen vuoksi odotettavissa on helppo paikka ja reitin käyttö. Lähdekoodi. Täten vapautan tämän lähdekoodin GPL: n alla. Voit ladata sen täältä. Lähde on vuonna VHDL on liikkuva keskimääräinen suodatin on RBR summaaja on RBR summaaja substractor on RBR kerroin on RBR kaksi s täydentää muunnin on kaksi s täydentää RBR muunnin. Works mainittu 1. Panami, Behrooz yleistynyt allekirjoittanut-numeron järjestelmät A Unified Framework for Redundant Number Representations IEEE TRANSACTIONS ON COMPUTERS, VOL 39, NO 1 pp 89-98 2 Pai, Yu-Ting ja Chen, Yu-Kumg Pai, Yu-Ting ja Chen, Yu-Kumg Nopein kanta lookahead adder Electronic Design, Testaus ja sovellukset Toinen IEEE: n kansainvälinen workshop, 2004 4 Altera Stratix II 8-tulo murtuva LUT ALM Alteran Web-sivustossa Online 20.08.2008 5 Guoping Wang, Murad Ozaydin, Monte Tull Erinomainen suorituskyky käyttäen redundanttia binääri-esitystä IEEE 2002 6 DSP - järjestelmäsuunnitelma Stratix III - laitteissa Altera Online Cited 6 October 2008 7 Iljoo Choo, RG Deshmukh Uusi konversiojärjestelmä redundanttibinaarisesta numerosta kahteen s täydentävä binääriluku rinnakkaisarkkitehtuuriin IEEE 2001 8 Systematic Design Piilotetut rekursiiviset suodattimet Lapointe, Marcel, Huynh, Huu Tue ja Fortier, Paul sl IEEE TRANSACTIONS TIETOKONEESEEN, 1993.Share Tämä Page. DSP Primer käyttäen ISE. Professorit, jotka ovat uusia käyttämään FPGAs ja haluaisi ymmärtää yksityiskohtia täytäntöönpanosta nopea DSP digitaalinen viestintä käyttäen FPGAs. Basic DSP periaatteet näytteenotto, kvantitatiivinen, aikataajuus domain. Ymmärrys käyttää DSP simulointiohjelmisto ja / tai laitteiston toteutuksia. Ymmärrys digitaalisen viestinnän ja moderni nopea DSP sovelluksia ja issues. Skills Gained. After suorittamalla tämän workshop, voit pystyä. Käsitä peruspisteet kiinteän pisteen sana pituudet ja niihin liittyvät kysymykset. Know miten cont rol ja käsitellä pyöristys, katkaisu, wrap-around, ja saturaatio aritmeettinen FPGAs. Understand monia aritmeettisia toteutuksen vaihtoehtoja moninkertaistaa ja muita toimintoja. Know miten suunnitella ja työskennellä Coordinate Rotation Digital Computer CORDIC suunnitelmat trigonometriset laskelmat. Know ominaisuuksia ja arkkitehtuurit DSP48x viipaleita Virtex ja Spartan FPGA. Know kuinka käyttää Xilinx System Generator Simulink ohjelmisto DSP design. Be voi suorittaa koko ISE ohjelmiston suunnittelu virtaus DSP-järjestelmien ja esimerkkejä. Implement reaaliaikainen DSP esimerkkejä FPGA-kortti käyttäen äänitulon lähtökoodekkeja. Tunnista syyt ja menetelmät nopeiden Cascaded Integrator-Comb CIC - suodattimien toteutukseen. Tunnet numerokontrolloidun oskillaattorin NCO: n toteuttamismenetelmät. Voidaan rakentaa QAM-lähetinvastaanotin käyttäen erilaisia ydin FPGA-komponentteja. Ymmärtää, kuinka vaiheessa lukitut silmukat ja aikaiset myöhäiset portit voidaan asettaa synkronoimaan. Tarkastele QR-algoritmin käyttöä pienimmän neliösumman ja adaptiivisen algoritmin toteutuksen. Kurssi yleiskatsaus. DSP for FPGA history. Lab 1 käyttäminen System Generator, ISE ja ChipScope Tools. Use Xilinx System Generator sisällä Mathworks Simulink ympäristö toteuttaa yksinkertaisia DSP moninkertaistaa lisää viivepiirejä ja sitten syntetisoida, paikka ja reitittää ja tarkistaa joidenkin yksinkertaisten mallien pohjapiirrokset. Esimerkiksi FPGA-aluksella käytetään FPGA-korttia. Aritmeettiset ja CORDIC-toteutukset. Lab 2 - kertoimet, lisäosat, jakoajat ja CORDICs. Tarkista monien tavat toteuttaa kerroin DSP48, vakio-kerroin , jakaa, siirtää ja lisätä jne. sekä tarkastelee myös jakajan malleja ja CORDIC-toteutuksia sini-, kosini-, magnitudin ja muiden trigonometristen laskelmien laskemiseksi. Digitaaliset suodattimet FPGA: illa. Suodatus ja Pipelining Methods. Lab 3 Digital Filter Suunnittelu ja toteutus . Tarkastele suodatinmalleja rinnakkaisessa ja sarjamuodossa sekä erilaisia tekniikoita ja menetelmiä pipeliningin, monikanavainen f ilter-toteutus ja yleensä toteutetaan tehokkaita ja edullisia suodattimia erityisesti viite - ja interpolaatiosuodattimina. Ääni-esimerkit sisältävät kohinasuodatuksen FPGA-kortilla. CIC ja Moving Average Filters. Lab 4 CIC-suodattimen toteutus. Implement CIC-suodatinketjut ymmärtämään sananpituuden kasvun, dekompimisen alasäytteenoton, huipennuskorjauksen ja sovellusten käytön radiopäässä lähettimet ja vastaanottimet Lisäksi toteutetaan suodatusketjuketjut, jotka sisältävät CIC: t, alipäästösuodattimet, puolikaiuttimet ja muut tehokkaat suodattimet. Numeerisesti ohjatut oskillaattorit NCOs. NCO-vastaanottosynkronointi. Lab 5-oskillaattorin suunnittelu ja toteutus. Numeerisesti ohjattavien oskillaattoreiden toteuttaminen etsintätaulukon menetelmien avulla ja asettamalla asianmukainen Spurious Free Dynamic Range SFDR ja taajuusarkkuudet. Tarkastellaan myös Xilinx-ytimiä NCO: ille tai Direct Digital Synthesis DDS: lle ja myös käyttämällä CORDIC-pohjaisia oskillaattoreita ja marginaalisesti vakaa IIR-oskillaattorit Quadrature Amplitude Modulator QAM Tx ja Rx. Lab 6 QAM - lähetinvastaanotin. Kvadratuurimodulaattorilähetin ja - vastaanotin toteutetaan moduloimaan dataa IF-kantajalle noin 3MHz, sitten vastaanottaa kvadratuurivastaanottimen toteutus Tämä laboratorio integroi NCO-standardien, digitaalisia suodattimia, CIC: itä, synkronointia yhdessä suunnittelussa. Adaptive Signal Processing, pienet neliöt ja QR. Lab 7 QR-algoritmien toteutus. 5x5-matriisi QR-algoritmi toteutetaan pienimmille neliöille, lineaarisille järjestelmäkeskittymille ja yleisille mukautuville DSP-toteutuksille. QR: n käyttäminen järjestelmätunnistukseen perustetaan laboratoriossa, ja täysi CORDIC-pohjainen suunnittelu syntetisoidaan ja sijoitetaan ja reititetään loppuun. Tämä edustaa suurta arvoa ja monimutkaista toteutusta. Pikalinkit.
Comments
Post a Comment